Подскажите ,как описать регистровый файл на verilogе используя cell? Как я понимаю надо создать 3-мерный массив.Каким образом селлы вставляются по адресу arr[j]?
Я конечно прошла по ссылке,но никакого ответа на свой вопрос я так и не нашла.Может конечно я искать не умею,но все-таки я прошу помочь и растолковать мне ответ,т.к меня интересует не сама архитектура регистрового файла(ее я изучила вдоль и поперек),а непосредственная его реализация.И еще раз напомню особенность этого регистрового файла,это то что он состоит из определенный селлов.Жду ответа с нетерпением.
Вот всегда так.Я когда то это делал,где то смотрел, но вот где.....хз. Жаль,что память у проектировщика хуже девичей и без справочника никуда.Куда мир катится???
В яндексе и любых поисковиках используем расширенный поиск и ищем verilog на сайте telesys.ru : http://www.yandex.ru/yandsearch?ras=1&date=&text=verilog&spcctx=notfar&zone=all&linkto=&wordforms=all&lang=all&within=0&from_day=&from_month=&from_year=&to_day=11&to_month=8&to_year=2006&mime=all&Link=&rstr=&site=telesys.ru&numdoc=20&ds= Либо находим ответ, либо регистрируемся на форуме telesys.ru и вперед.
Verilog - это очень специфический язык. Применяется в основном для описания электронных цифровых и аналоговых схем. Люди, общающиеся на этом форуме, в основном, об электронике имеют весьма приблизительное представление, потому ответить на ваш вопрос не смогут. В дополнение к ссылке даной вам ранее, могу посоветовать еще одну: http://electronix.ru/forum/index.php?act=idx. Там ваш вопрос смогут решить в течение получаса.
Наталия Считается, что верилог - анахронизм, хотя... к примеру, OpenSPARC на нём описан. В общем, веяния моды заставили меня бросить этот язык. Не следует обобщать! Память плохая, возможно, только у меня Тому есть клиническое обоснование.
Quantum Тогда надо сказать, что и VHDL тоже устарел, а с ним и SystemVerilog в купе с System C в том числе. Это просто языки очень специфичного применения, поддерживаемые только весьма специфичными САПР.
v_mirgorodsky Считается, что VHDL пришёл на смену Verilog. Вот, только он слишком абстрактен для компиляции (ну, или синтеза) реальных схем, но его всё равно продвигают Altera, Xilinx и др.
